- ステルスモードを解除し、世界初のChipMakerプラットフォームのアーリーアクセスを発表
- 数十億の新しいシリコン製品を可能にする3D Chiplet Composability
- 完全自動化されたノーコードのチップレットベースのチップ設計
- ゼロインストールのインタラクティブなRTLベースのチップエミュレーション
- チップ開発コストを100分の1に削減するためのロードマップ
- ChipMakerプラットフォーム
- 従来のチップ設計コストは1億ドルを超え、専門家チームでもコンセプトから生産まで2〜3年を要する
- チップレットベースの設計は、再利用可能で検証済みのチップレット内に回路設計の複雑さをすべて隠すことで、カスタムASICにおける時間とコストの問題に対する強力なソリューションを提供
- チップレットカタログにとどまらず、System in Packageの自動化された設計、検証、組み立てを可能にするプラットフォームを構築することで、さらに一歩先へ進んでいる
- WebベースのツールでクラウドFPGAを使用し、カスタムSoC上で各チップレットのRTLソースコードを実装することで、実際のデバイスを発注する前にカスタム設計を迅速かつ正確にテストできる
- eFabric Active Interposer
- 既存の2D/2.5Dチップレット設計アプローチは、本質的にShoreline帯域幅、配線距離、柔軟性に制約がある
- これらの課題を解決するため、die-to-die通信効率とComposabilityを向上させるアクティブグリッド型3DインターポーザであるeFabricを開発
- eFabricは、3D接続のeBrickチップレットによる極めて重要なプロセッシングブロックの統合と、2D接続のUCIeベースのioBrickチップレットによるオフパッケージIO機能の統合をサポート
- eFabricアーキテクチャは、前例のないチップレットベースの性能水準と柔軟性を提供:
- 数十億通りのユニークなSystem in Packageアセンブリオプション
- 512Gb/s/mmのオンファブリック・バイセクション帯域幅
- 128Gb/s/mmのチップレット2D帯域幅
- 128Gb/s/mm2のチップレット3D帯域幅
- <0.1pJ/ビットの3Dインターコネクト電力効率
- eBrick 3D Chiplets
- プラグアンドプレイのチップレット・コンポーザビリティを実現するため、完全な電気的および機械的な3Dチップレット標準仕様を策定
- これらの標準の効果は、eBricksと呼ばれる相互運用可能な2mm x 2mmチップレットの設計によって実証されている:
- クアッドコアRISC-V Linux対応デュアルイシュープロセッサ
- 5K LUT組み込みFPGA
- 3MB SRAM -3 TOPS機械学習アクセラレータ
- Target Markets and Availability
- Zero ASICのコンポーザブルなチップレットASICは、ロボティクス、自動車安全、航空宇宙・防衛、5G/6G通信、試験計測、ソフトウェア定義無線、スマート製造、医療診断、高性能コンピューティングなど、エネルギー要件やサプライチェーン制約が厳しい幅広いアプリケーションに理想的に適している
- ChipMakerの設計およびエミュレーションプラットフォームは、zeroasic.com ですぐに利用可能
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