Intel、Samsung、TSMC、3D積層トランジスタを実演
(spectrum.ieee.org)- Intel、Samsung、TSMCがIEEE International Electron Devices MeetingでCFETの進捗状況を公開し、CMOSロジック向けに2つのトランジスタを1つの構造に積み重ねる次世代ロードマップが具体化してきた
- CFETはFinFETに続く**ナノシート（gate-all-around）**構造をさらに高く積層し、nFETとpFETを上下に統合する方式で、商用化までには7〜10年かかると見込まれる
- Intelは単一のfin上にCMOSインバータを実装し、backside power deliveryによって下側トランジスタをシリコン下から接触させて配線混雑を減らし、60nmのcontacted poly pitchを達成した
- Samsungは個別素子ベースで48nm・45nmのCPPを示し、湿式エッチングをドライエッチングに切り替えて積層pFET・nFETのソース／ドレイン絶縁を改善し、良品歩留まりを80%高めた
- TSMCも産業的に意味のある48nm pitchに到達し、高いゲルマニウム比率のSiGe層によって上下素子間の絶縁層をより早い工程段階で形成できるようにした
CFETが狙う次のトランジスタ構造
- 3社の先端チップメーカーがそろってCFETを実演し、トランジスタ密度をほぼ2倍に高める将来のプロセッサ構想が形を取り始めている
- CFETはcomplementary field-effect transistorの略で、CMOSロジックに必要な2種類のトランジスタを1つの構造内に積層する方式だ
- チップ業界は2011年から使われてきたFinFETから、ナノシート、すなわちgate-all-aroundトランジスタへ移行しつつある
- FinFETではゲートが垂直なシリコンfinを流れる電流を制御する
- ナノシート素子ではfinが複数のリボンに分割され、それぞれのリボンをゲートが取り囲む
- CFETはさらに高いリボンスタックを作り、その半分を一方の素子に、残り半分をもう一方の素子に使う
- Intelのエンジニアが2022年12月のIEEE Spectrumで説明したように、CFETはnFETとpFETを1つの統合プロセスで上下に形成する
- 専門家はCFETの商用投入は7〜10年後になると見ているが、実用化までにはまだ多くの課題が残っている
Intel: インバータと配線混雑の緩和
- Intelは3社の中で最も早くCFETを実演しており、2020年のIEDMですでに初期版を公開していた
- 今回は、CFETが実現する最も単純な回路であるインバータ周辺の改善に焦点を当てた
- CMOSインバータは、スタック内の2素子のゲートに同じ入力電圧を与え、入力の論理反転値を出力する
- IntelのMarko Radosavljevicは、このインバータは単一のfin上に作られており、最大スケーリング時には通常のCMOSインバータサイズの**50%**になると述べた
- 2つのトランジスタスタックを実際のインバータ回路にするには**配線（interconnect）**が必要で、この配線が面積上の利点を食いつぶす可能性がある
- Intelは下側トランジスタを上側ではなくシリコン下から接触させることで回路を単純化した
- この方式には、Intelがその年の後半に導入予定としていたbackside power delivery技術が使われている
- この技術により、シリコン表面の上側と下側の両方に配線を配置できる
- その結果得られたインバータのcontacted poly pitch、つまりCPPは60nmだった
- CPPは、あるトランジスタゲートから次のゲートまでの最小距離に相当する密度指標だ
- 現在の5nmノードチップのCPPは約50nmである
- 電気特性を改善するため、構造も調整した
- 素子あたりのナノシート数を2枚から3枚に増やした
- 2素子間の間隔を50nmから30nmに縮めた
- 素子の一部を接続する改良された幾何構造を採用した
Samsung: より小さいCPPと絶縁プロセス
- SamsungはIntelの60nmより小さい48nmと45nmのCPPを示したが、これは完全なインバータではなく個別素子ベースの結果だ
- より小型のSamsung試作CFETでは一部に性能低下が見られたが、大きなものではなく、研究陣は製造プロセスの最適化で解決できるとみている
- Samsungの中核課題は、積層されたpFETとnFET素子のソース／ドレインの電気的絶縁だった
- 絶縁が十分でないと、Samsungが3D stacked FET、すなわち3DSFETと呼ぶ素子でリーク電流が発生する
- Samsungは湿式化学エッチング工程を新しい種類のドライエッチングに置き換え、この変更によって良品素子の歩留まりが80%増加した
- Intelと同様に、Samsungも空間を節約するため、素子下部をシリコン下から接触させている
- ただしSamsungは、対になる各素子にナノシート1枚しか使っていない
- Intelは各素子にナノシート3枚を使っている
- Samsungの研究陣は、ナノシート数を増やせばCFET性能が向上すると見ている
TSMC: 48nm pitchと絶縁層形成の方法
- TSMCもSamsungと同様に、産業的に意味のある48nm pitchに到達した
- TSMC素子の特徴は、上部と下部の素子の間を絶縁する誘電体層の形成方法にある
- 一般にナノシートは、シリコンとシリコンゲルマニウムを交互に積んだ層から形成される
- プロセスの適切な段階で、シリコンゲルマニウム専用のエッチングがその材料を除去する
- この過程でシリコンナノワイヤが解放される
- TSMCは、2つの素子を互いに絶縁する層に、ゲルマニウム比率が異例に高いSiGeを使用している
- この層は他のSiGe層よりも速くエッチングできる
- その結果、シリコンナノワイヤを解放する数工程前に絶縁層を形成できる
なお残る課題
- CFETはCMOSロジック向けの2素子を上下に統合して面積上の利点を狙うが、実際の回路では配線混雑がその利点を減らす可能性がある
- Intel、Samsung、TSMCの各アプローチは、積層素子の接触、絶縁、ナノシート数、pitch縮小といった製造上の細部課題をそれぞれ扱っている
- 3社はいずれも実演段階で成果を示したが、CFETはまだ商用製品ではなく、ロードマップ上の次の進化段階に近い
- 商用化の見込みが7〜10年先である以上、CFETは現在のプロセス移行をただちに置き換えるものではなく、長期的なCMOSスケーリング候補として扱われている
1件のコメント
Hacker News の意見
この業界を長年、好奇心旺盛な野次馬として眺めているのは面白い
ときどきムーアの法則が壁にぶつかるたびに、ある専門家は終わりが近いと見なし、別の人はトランジスタあたりの価格がすでに上がっているのだから死んだと言い、また別の人は物理的限界なので X nm 以降は Y に近づけないと言う
その一方で、Intel はこの10年間、事実上の独占に安住していたところを TSMC の極端紫外線リソグラフィ能力に不意を突かれたという主張もあり、Jim Keller のように実際の製造をよく知る人は、根本的な限界にはまだ程遠く、今後も少なくとも1000倍の改善が期待できると言う
数十年にわたって着実に圧倒的な成長を続けてきたのに、見通しはこれほどジェットコースターのように揺れる分野は珍しいように思える
そのため、ますます多くのシリコンが「dark」状態で電源を切られ、まれなアクセラレーション処理にだけ使われる必要がある。また、最近のプロセスではレジスタファイルやキャッシュに使われる SRAM セルサイズの改善がほとんどなかった
今後はコアあたりのキャッシュが相対的に小さくなり、それを一部補うために、オンダイまたは別チップレットの eDRAM が、より遅い L4 階層として追加される可能性もある
「2年ごとに新プロセスを維持するには高すぎるので X ノードは無理だ」という話だった。iPhone 以降のスマートフォン時代には、タブレットまで含めて毎年約20億台のポケットの中のコンピュータが追加で出荷され、これは従来の PC モデルで最も楽観的な年4億台という予測の5倍だった
サーバー、ネットワーク、GPU、AI 市場を除いて見ても、トランジスタ数と売上・利益ベースでの全体の総アドレス可能市場は従来予測より少なくとも10倍大きくなり、そのおかげで 22nm から 3nm、さらに 2nm と 1.4nm まで進めた。2030年の 1nm も可能だと思う
逆に次のプロセス、たとえば 2nm や 1.4nm のコスト予測は、いつも実際より高めに見積もられていた。大型プロジェクト管理では Intel 10nm のような事態に備えて大きめに見ておくほうがよいが、TSMC は毎回非常にうまく実行してきた
だから両側で見通しの不一致が生じ、「進歩が終わったという明確なシグナル」が何度も外れ続けるのだ
「1000倍改善」という数字は出回り続けているが、Jim Keller が当時の Intel 14nm、だいたい TSMC N10 に近いプロセスを仮想的な物理限界と比べた値だった。3nm ではすでに少なくとも4倍分は進んでおり、測定方法によっては2030年には100倍未満まで行く可能性もある
AI の流れが2035年ごろまでは後押ししてくれるかもしれないが、iPhone のような新しい製品カテゴリはまだない。ハイパースケーラーのサーバーもすでに規模が大きく、成長率は鈍化している
結局、先端プロセスの開発費を大きく下げる必要があり、個人的には AI/ソフトウェア側に期待しているし、総アドレス可能市場を拡大し続ける製品も必要だ。自動運転車が2030年代にはついに現実化するかもしれないが、かなり疑わしくはある
独占契約が多少あるかもしれないが、株式構造を考えると長期的に大きな影響は及ぼさないように思う。新プロセスに資金を投じる意思さえあれば、その技術も手に入る
ソフトウェアは「趣味」としてもかなりできるが、この分野はまったくそうではない
面白い時期だ。ここで興味深いポイントは、48〜50nm のデバイスピッチを持つ点だと思う
つまり XY 平面でトランジスタが小さいとしても、ピッチ幅は「5nm」や「3nm」よりはるかに大きい。チップ製造を知っている人なら理解しているが、詳しくない人はトランジスタを互いに 5nm 間隔で置けると誤解しやすい
密度の観点では、同じ面積で全体のトランジスタ数がだいたい30〜40%増える程度になりそうだ
Intel のインバータ設計を見ると、深さを2倍に増やす気があるなら、かなり高密度な DRAM セルを作れそうに見える。ECC DDR メモリ 8GB を搭載したチップレットは、プロセッサと高級 FPGA 構造のどちらにも有用になり得る
高級システムにはすでに積層 DRAM チップレットがあるが、これまでは GPU 以外ではほとんど見られず、MI300A がその例外に近い
半導体についての一般的な疑問なのですが、なぜ製造コスト、つまり1ドル当たりの演算量よりもトランジスタ密度にそこまで焦点を当てるのか気になります。
CPUはそれほど大きくありません。私のコンピュータのCPUも、体積で見れば大さじ数杯分くらいかもしれません。だとすると、演算が広く分散していると、たとえば通信速度のせいで有用性が下がるのでしょうか？
ただし定常的に使うなら、電気料金が結局、現代の単一CPUで同じ演算性能を得る場合との差額を食いつぶしてしまいます。
そのため半導体で価値を最大化する最良の方法は、微細化を可能にすることです。
ただし一般メディアや工学系メディアでもあまり耳にしないだけです。ほとんどのメーカーと設計者は、電力・性能・面積・コスト、つまりPPAC曲線を見て最適な設計点を探します。
広く分散させる問題での生産単位はウェハではなく、おおよそ25×35mmの露光フィールドです。実際にはそれよりはるかに広く分散させるのは難しく、フィールドスティッチングである程度は可能ですが非常に高価です。
低密度にすればクロックは高くできますが、mm²当たりのコア数は減ります。
AMDは両方のアプローチを採り、ハイブリッドCPUに高密度に配置された低速なZen 4Cコアと、最高周波数までブーストする高速なZen 4コアを一緒に入れる予定です。
小さなチップにも当てはまりますし、設計が壊れた構成要素を処理する場合も多いですが、チップ当たりの欠陥は最小限にした方がよいです。
何か見落としているのかもしれませんが、熱の方が大きな問題になりませんか？
現在でも、比較的薄いチップ表面から熱を逃がすためにかなり強力な冷却ソリューションを使っています。チップがより立方体のようになったら、内部はどう冷やすのでしょうか？
CPUダイは片面から冷却されるように最適化されています。いつかはソケット、マザーボード、ヒートスプレッダがCPUの両面を冷やす方向に変わるかもしれないと思います。
たぶん違うとは思います。ピン配列とヒートスプレッダを一緒に統合する、半分でも現実的な解決策が思い浮かびません。
ストレージでは、2D MLC/TLC NANDから3D TLC積層、さらにもっとひどい高ビット記録へ移行する中で、メモリ寿命を実際に縮める干渉が生じました。
セルを読むときの電圧が隣接セルの状態を変え、その状態を保つには強制的に書き直す必要があるため、データを読むだけでもディスク寿命が縮みます。結局、粗悪品を売っているようなものです。
私の浅い理解では、垂直スタックを通るトラックの間隔を広げるために表面積をより多く使えば解決できるはずです。2D設計に近い表面積になりますが、複雑さは増すという形です。
ただし、レイテンシを追加して問題を緩和しようとする、解決策ではない論文[1]も読みました。
なのでプロセッサ積層のニュースを見ると、この技術で作られたプロセッサでエンドユーザーがどんな不都合を被ることになるのか気になります。計算の信頼性や脆弱性のようなものです。
脆弱性と書いたのは純粋に私の想像と推測で、トランジスタレベルのプリフェッチ問題を思い浮かべています。もし将来それが実際に明らかになれば、メーカーがランダムにレイテンシを増やすような修正や別の対策を入れ、「設計当時はこんなことが可能だとは知らなかった」と言いながら、演算性能を10年前に戻してしまうこともあり得そうです。
もちろん計算の信頼性も問題です。こうした問題を避けるよう管理されているのでしょうか？ そうでないなら、将来の法廷のためにこのコメントを残しておきます。
[1] [2021] doi.org/10.1145/3445814.3446733（sci-hubを使用）
[2] [2018] doi.org/10.1145/3224432 https://people.inf.ethz.ch/omutlu/pub/3D-NAND-flash-lifetime...
MicronやSamsungのような企業が特定のストレージ技術向けにXnmプロセスを投入して拡張する中で、うまく修正し回避しているのがまさにそういう部分であり、だから競合より優れています。
Intel、TSMC、GloFoなどは、望めばASMLから最新世代のEUV装置をすべて買えます。それでもロジックプロセスではTSMCが常に1ノード先行し、ストレージではMicronとSamsungが勝っています。
それぞれが特定の設計をサブnmレベルへより近づけて縮小する際に生じる問題や厄介な部分を、うまく磨き込んでいるからです。他社はそう簡単にはできません。
最先端シリコン製造が最新のASML装置さえあればよいものなら、ASMLがその装置を独占して垂直統合し、自ら最先端チップを作って副業として売っていたはずです。
「何兆回も書き直したい」のような任意の品質を言っているようですが、99.9%のユースケースには意味がありません。
同じ価格なら、100万回書き直せる256GBドライブより、1000回書き直せる4TBドライブの方がはるかに良いと思います。
TerminatorファンダムWikiによると、CPUは主に高度な3次元プログラミングパッケージのコンピュータ上でモデリング・設計され、シミュレーションテストはリアルタイムまたは加速された速度で実行できたとのことです。
プロトタイプCPU構造の立方格子は、3次元を超える次元の立方体であるハイパーキューブを示唆しています。
コンピュータ設計においてハイパーキューブは、実行されるソフトウェアに必要な論理接続構造を事前に知ることができない場合に、プロセッサ間の有効通信距離とレイテンシを最小化する物理接続方式として使われます。
これはNeural Netが学習・適応し、新しい論理接続構造を構築する能力を支えます。
この技術で現実的にどんな成果が期待できるのだろう？詳しい人はいる？
CFETは、すべての先端ファブのロードマップに載っている非常に現実的な技術。現行世代のFinFETや1〜2年後のGAAFETと同様、前世代のチップ技術と本質的には同じことをするが、よりうまくやるだけ。
依然としてGAAチャネルなら、チャネル長は最新の3nmノードと同じなのか？
Intel、Samsung、TSMCではないが、小さなスタートアップの www.thruchip.com も10年前に3D積層をやっていた。
https://web.stanford.edu/class/ee380/Abstracts/141022-slides...
https://www.theregister.com/2014/02/21/thruchip_communicatio...
同じ方式で隣接チップも結合できるのか気になる。積層よりも、むしろ2.5Dのほうが重要だと見ることもできるから。
こういうチップでは熱はどうなるのか？なぜ溶けないのか？
背面電力供給は電力面でかなり重要な改善であり、電力供給と冷却の両方に影響する。