TSMC、バックサイド電力供給を導入した1.6nmプロセス技術を公開

 (tomshardware.com)
1 ポイント 投稿者 GN⁺ 2024-04-26 | 1件のコメント | WhatsAppで共有
  • TSMCが最先端の1.6nm級プロセス技術を発表。オングストローム級として初の量産プロセスで、前世代のN2P比で大幅な性能向上を約束している。最も重要な革新はBSPDN(Backside Power Delivery Network)となりそうだ。

TSMC 1.6nmプロセスの主な特徴

  • 2nm級ノードと同様にGAA(Gate-All-Around)ナノシートトランジスタを使用
  • バックサイド電力供給技術であるSuper Power Railを導入
  • トランジスタとBSPDNの革新により、N2P比で同一電圧では最大10%高いクロック、同一クロック/複雑度では15～20%低い消費電力を実現可能
  • 実際の設計に応じて、N2P比で7～10%高いトランジスタ密度を実現可能

SPR(Super Power Rail)の特徴

  • AI/HPCプロセッサ向けに最適化された高度なBSPDN技術
  • トランジスタのソース/ドレインに特殊なコンタクトで接続し、抵抗を低減して最大限の性能/効率を達成
  • IntelのPower Viaよりもさらに複雑なBSPDN実装方式の1つ

TSMCのプロセス戦略

  • BSPDN導入によりプロセスコストが大きく上昇するため、N2P/N2Xには適用しない
  • GAAを適用した2nm級ノードと、GAA+SPRを適用した1.6nm級ノードで、互いに競合せず利点を差別化したポートフォリオを構成

量産スケジュール

  • A16の量産は2026年下半期に開始予定。実際の製品は2027年に登場する見通し
  • Intel 14Aノードとの競争構図が予想される

GN⁺の見解

  • 1.6nmプロセスは、トランジスタ密度の向上だけでなく、バックサイド電力供給技術による性能/効率改善に焦点を当てたものとみられる。特にAI/HPCプロセッサなど、高性能/低消費電力が重要な製品群に最適化された技術だ。
  • ただし、複雑なBSPDN実装によりプロセスコストは大きく上昇すると予想される。そのためTSMCは2nm級と1.6nm級ノードを差別化し、顧客ニーズに合わせたポートフォリオを提示する戦略を取っているようだ。
  • Intelも同時期に14Aノードを導入予定であり、先頭争いは激化しそうだ。両社の技術革新の速度と生産能力拡充が、市場主導権の確保における重要な変数になるとみられる。
  • もっとも、最先端プロセスほど開発遅延リスクは高く、これまで日程延期も多かっただけに、実際の量産時期はもう少し見守る必要がありそうだ。初期歩留まりと生産能力の確保も鍵になる。

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1件のコメント

 
GN⁺ 2024-04-26

Hacker Newsの意見

  • TSMCの1.6nmプロセスは、2026年までにトランジスタ密度230 MTr/mm2水準に到達するとみられる。現在、TSMCは197 MTr/mm2で、Samsung（150 MTr/mm2）やIntel（123 MTr/mm2）を大きくリードしている。
  • nm単位の測定はマーケティング主導になっており、その意味が不明確になっている。
  • 今回のTSMCの発表は、Intelの2026年18Aプロセスへの対抗とみられる。
  • Backside Power Delivery:
    • CPUへの電力供給方式の変化を意味する。
    • 従来はCPU下側のピンを通じて電力を供給していたが、新方式ではヒートシンクのあるCPU上側から電力を供給するものと推測される。
  • TSMCのA16プロセスは2027年である一方、Intel 18Aは2026年から本格稼働予定のため、TSMCに不利となる可能性がある。これはファブレス企業がIntelのファウンドリーサービスを試す機会になり得る。
  • 関連テーマとしてChip Warという本が推薦されている。事実に基づく記述が簡潔にうまくまとめられているという。
  • 同じN2の複雑度/速度で15〜20%の消費電力削減が、今回の発表で最も印象的な部分に見える。
  • Apple製品には今年のクリスマスごろに適用され、他社製品には2030年代後半になってから適用されるようだ。
  • PCBで裏面をようやく活用するようになったように、半導体でもBacksideを活用するようになった点が興味深い。