- 1993年に発売された初代Pentiumのダイ上で、回路と無関係に見えたドープ済みシリコンの四角い領域は、製造中に長い配線の電荷を逃がすアンテナダイオードだった
- CMOSのゲート酸化膜は数百原子分の厚さしかなく、プラズマエッチング中に配線へ蓄積した電荷がゲート酸化膜損傷につながる可能性がある
- アンテナ効果は完成したチップよりも製造途中の工程で危険性が高く、ゲートにだけ接続され、まだ放電経路のない長い金属配線が主な条件となる
- Pentiumは配線の分割、上位金属層の使用、ダイオード挿入によってこの問題を回避したが、ダイオードには面積コストがあるため、必要な一部の配線にのみ配置された
- 現代の集積回路でも、PDKのアンテナルールによって金属配線・ポリシリコン・ビアが検査され、違反するとチップ損傷や低歩留まりにつながる可能性がある
Pentiumダイで見つかった怪しい接続
- Pentiumのシリコンダイ上で、金属配線が小さな四角形のドープ済みシリコン領域に接続された構造が見つかった
- この領域は他の回路から分離されており目的が不明だったが、製造中の損傷を防ぐアンテナダイオードだった
- Intelは1993年にPentiumプロセッサを発売し、分析対象となった初代Pentiumは310万個のトランジスタを搭載している
- 対象モデルはPentium 80501、コードネームP5で、その後さらに高速かつ低消費電力の80502（P54C）へ置き換えられた
CMOSトランジスタと脆弱なゲート酸化膜
- 現代のプロセッサは、NMOSとPMOSの2種類のトランジスタを使うCMOS回路で構成されている
- NMOSトランジスタはソースとドレインの間のスイッチのように動作し、ゲートがそれを制御する
- ゲートはポリシリコンで作られ、シリコンとゲートの間には非常に薄い絶縁酸化膜がある
- 1993年時点でゲート酸化膜の厚さは100〜300 Å程度で、過電圧で容易に損傷するほど薄かった
- CMOSチップが静電気に敏感な理由も、この酸化膜の脆弱さと関係している
Pentiumの層構造と配線
- Pentiumは、下部のシリコントランジスタの上にポリシリコン配線と3層の金属配線を積み重ねた構造になっている
- ポリシリコンはトランジスタのゲートを形成し、短距離配線にも使われる
- 3つの金属層はチップ内部のさまざまな回路を接続する
- 下位の金属層はシリコンやポリシリコンと接続され、論理ゲートの構成を担う
- 上位の金属層はより長距離の信号配線に使われる
- ある層は主に水平方向、別の層は主に垂直方向の信号に使われる形で配置される
- 金属層間の接続はタングステンビアが担う
- チップ設計では、複数の配線層を通して信号を引き回しながら回路をできるだけ高密度に配置するルーティングが重要な課題となる
プラズマエッチングとアンテナ効果
- 集積回路製造では、各金属層を均一に形成した後、フォトリソグラフィとエッチングによって必要な配線パターンだけを残す
- 初期には液体酸を使うウェットエッチングが使われていたが、マスク端の下の金属まで削ってしまう問題があり、高密度回路には不利だった
- その後、プラズマを用いるドライエッチングが使われるようになり、垂直方向により制御されたエッチングが可能になった
- プラズマエッチングはプラズマ誘起酸化膜損傷も引き起こし、これを比喩的にアンテナ効果と呼ぶ
- 長い金属配線がプラズマ中で電荷を集めると、大きな電圧が生じることがある
- この電圧はゲート酸化膜に穴を開ける可能性がある
- 酸化膜内部に電荷を閉じ込め、トランジスタ性能を低下させる場合もある
- 損傷メカニズムはFowler-Nordheimトンネリングで説明され、フラッシュメモリの消去動作にも同じトンネリングが使われている
どの配線が危険なのか
- アンテナ効果はすべての配線で生じる問題ではなく、製造中の特定条件でのみ危険になる
- 誘起電圧に敏感なのはトランジスタのゲートである
- ゲート下の薄い酸化膜が損傷する可能性があるためである
- ソースやドレインに接続された配線は基板へ電荷が逃げるため安全である
- 完成したチップでは、すべてのゲートが他のトランジスタのソースまたはドレインに接続されるため、危険はなくなる
- 問題は製造途中で、金属線の一端がゲートに接続されているが、反対側はまだ未接続の状態で発生する
- 誘起電圧は金属配線の長さに比例するため、短い配線は危険性が低い
- 危険なのは現在エッチング中の金属層だけである
- 下層は層間の厚い酸化膜で絶縁されているため電荷を受けない
- 最上位金属層はその時点では接続が成立しているため、安全な層として扱われる
アンテナ問題を避ける方法
- アンテナ問題を減らす方法は大きく3つある
- 長い配線を短い断片に分割し、より高い金属層のジャンパで再接続できる
- 長い配線を最上位金属層へ移せば、問題が解消されることがある
- 配線にダイオードを追加すると電荷が基板へ流れ、これがアンテナダイオードである
- チップ動作中、アンテナダイオードは逆バイアス状態のため電気的影響を与えない
- 製造中は、問題が生じる前に電荷を基板へ流す役割を果たす
Pentiumにおけるアンテナダイオード構造
- Pentiumでは、アンテナダイオードはダイ上でドープ済みシリコンの小さな四角形領域として見える
- 見た目はwell tapとほとんど同じで、混同される可能性がある
- well tapは基板またはウェルをチップの正電源へ接続する構造である
- PentiumのPMOSトランジスタはN型シリコンウェル内に作られている
- このウェルはチップの正電圧に引き上げる必要があるため、N+ドープ済みシリコンの四角領域が多数配置されている
- アンテナダイオードもN+ドープ済みシリコンを使うが、P型シリコン内に配置されてP-N接合を形成し、ダイオードとして動作する
- Pentiumはすべての回路にダイオードを入れるのではなく、必要な場合にだけアンテナダイオードを追加するdynamic diode dropping方式を採用している
- ダイオードを配置する空間がない場合、延長配線を使ってより離れた位置のダイオードへ接続した例も観察された
Pentiumでの使用頻度と残る疑問
- Pentiumではアンテナダイオードは全配線のうちごく一部にしか使われていない
- ダイオードはダイ面積を追加で消費するため、必要な場合にのみ配置される
- アンテナ問題の大半はルーティングで解決されたとみられる
- アンテナダイオードは比較的まれだが、ダイ観察中に目立つ程度には繰り返し現れる
- 一部のアンテナダイオードは、下位金属層M1からM2を経由して長いM3配線に直接接続されていた
- 最上位金属層ルーティングはアンテナ違反を防ぐとされている
- この事例では、その時点でソース・ドレイン接続が成立しており、ダイオードが冗長に見えるため、いくつか疑問が残る
現代プロセスのアンテナルール
- アンテナ効果は現代の集積回路でも依然として考慮すべき問題である
- ファウンドリは、特定の製造プロセスで許容されるアンテナ配線サイズのルールをPDK(Process Design Kit) の一部として提供する
- 設計ソフトウェアはアンテナルール違反の有無を検査し、必要に応じてルーティングを修正したりダイオードを挿入したりする
- 金属配線だけでなく、ポリシリコンやビアもアンテナ損傷を引き起こす可能性があるため、これらの層にもルールがある
- ポリシリコン配線は抵抗が高く通常は短距離に制限されるため、アンテナ問題は比較的起こりにくい
- アンテナルール違反は損傷したチップや極端に低い歩留まりを招く可能性があり、単なる理論上の問題ではない
1件のコメント
Hacker Newsのコメント
/r/chipdesign サブレディットで Ken が数日前に投稿して以来この議論を追っていたが、そのスレッドに出典を明記し、リンクまで張っていたのは好印象だった
Cadence と Synopsys のソフトウェアで、数十億個の標準セルブロックからなるチップレイアウトを担当する物理設計エンジニアだが、私たちのフローではすべてのブロック入力ピンにアンテナダイオードを自動的に挿入している
内部配線については、ツールが通常、金属層を行き来しながら分断することで、アンテナ問題を避けられる程度にはうまく処理している
電荷の一部はCMP工程でも生じる。現代のチップには金属層が約20層あり、その間に多数のビア層、さらに実際のトランジスタがある基礎層もあるため、次の層を作る前にウェハを平坦化することが重要になる
https://en.wikipedia.org/wiki/Chemical-mechanical_polishing
投稿者です。かなりなじみの薄いテーマだとは承知していますが、誰かにとって興味深いものであればうれしいです。質問があれば知らせてください
業界の外からは見えにくい、こうした直交する副次的な制約が、あらゆる産業を想像以上に難しくしている
最近の小さなデータウェアハウスのプロジェクトで、インデックスの有無といったクエリの理論上の性能だけでなく、夜間のETL処理中にディスク上のテラバイト単位のデータを書き直す時間や、元データの変更率といった別系統の条件まで、初めて気にしなければならなかったことを思い出した
この記事も、業界の専門家だけが認識している同種の問題で、論理的に接続を配線するだけでも難しい最適化なのに、それと同時に競合する物理的最適化まで合わせ込まなければならない点がよく表れている
もう1つ、チップが後でこのダイオードを別の用途に使うことがあるのかも気になります。単に製造時の保護を提供する以外に、実際の機能を持たせることがあるのか
例えば電荷が蓄積するなら、その電荷の蓄積自体をチップの各部分の間で、ある種の遠隔通信方式やチャネルとして使えるのか。ダイオードが放電するときに、何らかの通信伝達のように動作し得るのかが気になります
製造中は安全装置として使い、製造後は電荷蓄積の位置を振動させたり、意図的に充電したり、別の理由で電荷の逃げ道として使ったりするような複数目的は可能なのかも気になります
発光ダイオードも名前の通りダイオードですが、こうしたものの中に、電荷が崩れる際に光を出し、その光を受けてデータ転送に使う点滅通信のような用途があるのかも気になります
ほかにも深く掘り下げるつもりはありませんが、可変容量ダイオードのようにラジオ・テレビ受信機を同調させたり、トンネルダイオード、Gunnダイオード、IMPATTダイオードのように無線周波数発振を作ったりする用途も思い浮かびます
要するに、製造時の安全装置以外の用途があるのか知りたいです
年を追うごとにダイ解析がますます複雑なチップへ広がっていくのを見るのは素晴らしく、Pentium は今日の現代的なチップへとつながる x86 アーキテクチャの大きな転換点を示しているので、特に良い題材です
righto のリンクを見ていると退屈する暇がありません
教科書やWikiを読むのと、シリコンを切断して近くから撮影したものを見るのとはまったく違う。とても興味深く、表現もうまい記事だ
「チップが完成すると、すべてのトランジスタゲートは別のトランジスタのソースまたはドレインに接続される」という文がかなり興味深い。最初は間違っているように感じたが、考え直すと正しいような気もする
「純粋な入力ピン」を思い浮かべたが、そういうピンにもプルアップやプルダウンの「抵抗」があり、シリコン上では実際にはダイオードやゲートのないFETのような形だと考えるべきなのだろうか
チップ製造でいう「アンテナ」についての面白い事実：実際のアンテナとはまったく関係がない
製造中に長い配線に電荷が蓄積することがあるが、これは関連する化学物質が中性ではなく、露出した配線と相互作用するためだ
その電荷は残りの回路を保護するためにどこかへ逃がす必要があり、ここには無線周波数の要素はない
その後のプロセス技術、特に28nm以下では、「アンテナ」効果を防ぐための設計ルールが非常に多くなる
31年前の技術を研究していても、その複雑さに驚くという事実が興味深い
現在の技術水準にどれほど多くの知的努力が注ぎ込まれてきたか、ほとんどの人はほぼ実感できていない
集積回路構造の議論ももちろん興味深いが、このページや同じサイトの他のページで見られる回路写真を称賛したい
理解を助けるだけでなく、色合いも本当に素晴らしく、見ていて心地よい
アンテナダイオードは製造中の損傷を減らすためだけのものなのか、それとも電磁ノイズの多い環境で実行中の影響もあるのか？
一方、ESDダイオードはチップ使用中に入力を静電気放電から保護する
ただしタイミングを計算するときには、これらのダイオードも考慮される
笑ってしまうと同時に、良い記憶がよみがえった。Pentium 時代の前とその期間に Intel で働いていたが、こうしたものに対処できるようEDAツールを直すのに、どれほど多くの労力を費やしたか覚えている
180nmから130nmへ移る時期にムーアの法則のバスに乗り、65nmから45nmへ移る時期に再び降りたが、そうしてよかったと思っている
今の EDA ツールが何を処理しなければならないのか、想像もつかない
今日、地元のリサイクル業者で Pentium-75 を拾ってきたところ、このちょうど記事がトップページに載っていて素晴らしい。このチップはSX969だ
手元のチップを見ながら Ken のダイ写真を参照できるなんて本当に最高だ
これらの Pentium が入っていたセラミックパッケージもかなり独特で、CPUを机の上に置くと、ガラス片を置いたような音がする
内部のダイを見たいなら、ノミでパッケージのふたを簡単に外せる
ふたを開けたチップを自動的に読み取って論理を復元する、一種のOCRのような技術はあるのだろうか？ こういう奇妙な細部をすべて処理しなければならないなら、かなり難しそうだ
次はSOI技術でアンテナダイオードがなぜ必要なのかも見てみたい
基板がもはや安全な避難先ではなくなることで、製造中にはるかに多くの酸化膜が大きな差動電圧にさらされ得る