IBM、1nm未満の0.7nmチップ技術を公開
(newsroom.ibm.com)- 半導体産業が従来のスケーリングの物理的限界に近づくなか、IBMは0.7nm・7オングストロームノードベースの世界初の1nm未満チップ技術を公開
- 爪サイズのチップに約1,000億個のトランジスタを集積し、2021年のIBM 2nmチップ比でほぼ2倍の密度を目標とする
- 中核構造である**ナノスタック（nanostack）**はトランジスタを垂直に積み重ねて交互に配置し、3D逐次集積と層ごとの材料組み合わせ最適化を可能にする
- 公開された技術結果では、IBM 2nmノード比で最大50%の性能向上または70%のエネルギー効率向上が見込まれ、VLSI 2026の研究ではSRAMの40%スケーリングも確認された
- IBMはナノスタックの最も早い導入地点を1nm未満ノードとみており、早ければ今後5年以内の量産への道筋と少なくとも10年の半導体スケーリングロードマップを期待している
0.7nmノードと集積密度
- IBMは2026年6月25日、世界初の1ナノメートル未満チップ技術を公開し、新しいトランジスタアーキテクチャは0.7nmまたは7オングストロームノードに相当する
- 新しいチップは爪サイズの面積にほぼ1,000億個のトランジスタを収める
- IBMが2021年に公開した2nmチップ比でほぼ2倍の密度
- 半導体はコンピューティング、家電、通信機器、輸送システム、重要インフラ全般で使われる基盤技術
- 公開された技術結果によれば、新しいチップはIBM 2nmノードチップ比で最大50%高い性能または70%高いエネルギー効率を提供すると見込まれる
- 適用分野として生成AI、クラウドインフラ、次世代電子機器が挙げられている
- この数値はVLSI 2025の“NanoStack Transistor Architecture for CMOS 7A Node and Beyond”の結果に基づく
ナノスタック3Dトランジスタ構造
- IBMの研究陣は新しいチップのためにナノスタックというトランジスタアーキテクチャを開発
- この構造は業界初とされる3次元ナノシートベース設計
- IBMが発明した従来の先端アーキテクチャであるナノシート技術を超える構造として紹介されている
- トランジスタを垂直に積み重ねて交互に配置する
- 3D逐次集積を活用し、1つのチップにより多くのトランジスタを収められる
- 積層された各レイヤー内で異なる材料組み合わせを使用できる
- 各トランジスタの性能と電力効率を独立して最適化できる
実験検証とSRAMスケーリング
- IBMはナノスタックアーキテクチャが物理的に製造可能であり、実際の演算をサポートすると明らかにした
- 実験検証には次の結果が含まれる
- CMOS統合における超薄膜誘電体接合
- デュアルチャネルエンジニアリング機能の実証
- 想定されるスイッチング性能を持つ機能的なCMOSインバータ動作
- VLSI 2026で発表された新しい研究では、ナノスタックアーキテクチャがSRAMで40%のスケーリングを提供するとの結果が示された
- この結果は“Area and Performance of Staggered-Channel Nanostack SRAM Bitcells”に基づく
- より効率的なチップ設計と、高度なAIワークロードの高帯域幅データ需要の支援につながる可能性がある
オングストローム級スケーリングとロードマップ
- ナノスタック構造により、ロジック技術が初めて1nmノード未満まで拡張できるとIBMはみている
- これは個々の原子サイズに近づくオングストローム級スケーリングの進展と評価される
- トランジスタノードは現在、正確な物理寸法よりも製造技術世代を指す意味で使われているが、IBMの0.7nm技術は継続的なスケーリング可能性を示している
- IBMの半導体ロードマップは、新しいナノスタックアーキテクチャを基盤に少なくとも10年の将来スケーリングを見込む
研究施設、High NA EUV、量産見通し
- IBMとパートナー各社は、ニューヨーク州Albanyの先端半導体研究施設で関連作業を進めている
- この施設には今後High NA EUVリソグラフィ装置が導入される予定
- ASMLが開発したこの技術は超精密な回路印刷を可能にし、より小型で高性能なチップ製造を支える
- IBM、Lam Research、Tokyo Electron、SCREEN Semiconductor Solutionsは新しいHigh NA EUVプロセスとツールを共同開発しており、すでに動作する素子も作り出している
- IBMは最近、世界初の純粋量子ファウンドリであるAnderonの設立計画も発表した
- Anderonは独立したIBM企業として運営される予定
- IBMの量子コンピューティングと半導体の専門性を活用し、米国が世界の量子ウェハの大半を製造できるよう支援することを目標とする
- IBMはナノスタック技術の最も早い採用地点が1nm未満ノードになると予想しており、早ければ今後5年以内に量産へつながる道筋があるとみている
1件のコメント
Hacker Newsの意見
「ロジック技術が初めて1nmノード未満へ拡張できる」というように、チップ内の実際の構造物サイズとは無関係な物理寸法の主張を続ける、いつもの伝統のように見える
実際に示されたのは約5nmの特徴寸法で作られた「nanostack architecture」で、IBMはこれが仮想的な真の1nm未満チップに相当すると言っているようなものだ
成果自体は印象的だが、業界にはマーケターがやや多すぎる気がする
シリコンにおけるFETのゲート長は、おおよそ10〜15nmあたりが下限で、現在のCMOS製造プロセスはまだその限界に達していない
さらに小さいトランジスタを作るには、別の半導体材料へ移行する必要がある
複数層の垂直方向の厚みは数nmまたは1nm未満になりうるが、これは回路密度に直接は重要ではない
いわゆるノードサイズが指すのは垂直寸法ではなく水平寸法であり、1nm前後の垂直寸法は成長速度と時間に左右されるので、数十年前でも可能だった
業界は数十年前に「サイズ」という表現をやめ、たとえば平方mmあたりのロジックゲート数のような密度でCMOSプロセスを表すべきだった
だが実際の数字を出してしまうと、「1nm」プロセスが他社の「2nm」プロセスより優れていると主張しにくくなるため、マーケティングはそれを嫌うだろう
2010〜2011年ごろの28nmノードおよびそれ以前のプレーナートランジスタと比較可能な密度尺度であり、「0.7nm」ノードとは、標準的なプレーナートランジスタのノードを0.7nmまで縮小した場合と同等のトランジスタ密度という意味だ
残念だが、いまの半導体業界はそういうものだ
ただし実際の特徴寸法が1nm付近というわけではなく、積層による3D構造でその密度を達成しているようだ
どんな主張もある程度は割り引いて聞くべきだ
はっきり言えば、ダイ上のどこかの部分が実際に0.7nmだという意味ではない
以前のノード世代よりおよそ2倍の密度という意味に近く、業界は実際のトランジスタサイズとノード名が何年も前から切り離されているのに、それでも「ナノメートル」という言葉を使い続けることにしたわけだ
Gen Alphaはその後に生まれており、その前後にはGen Zの一部とGen Betaもまたがっている
参考までに、この技術について7,000語超で深く書いた記事がある
https://morethanmoore.substack.com/p/ibms-announces-07nm-pro...
IBMがGlobalFoundriesに自社のファブと設計サービス部門を引き取ってもらうために15億ドルを支払ったことは覚えておくべきだ
GFがIBMに金を払ったのではなく、IBMがファブを引き渡すためにGFへ金を払った
https://www.reuters.com/article/technology/ibm-to-pay-global...
これからどうなるか見ていくしかない
いちばん驚くのは、IBMがいまだにどうにかしてシリコン研究所を保有していることだ
もう実質コンサルティング会社になったと思っていた
少なくともその一部は、軍事用途向けに米国内のチップ製造基盤を確保するための「Trusted Foundry」目的だと思われる
NYTの報道によれば、IBMはR&D研究所を運営しつつ、そこで開発した技術を実際にチップを作る企業へライセンスする形を取っている
世界最大級の産業研究組織の一つで、ほぼどの企業よりもハードサイエンス研究を多く行っている
画像のひとつに「シリコン原子15列」と書かれている
どこまで小さくできるのか、限界はあるのか？ 原子1個が終点なのか？
ムーアの法則にも物理的・分子的な限界はあるのか？
実際にはかなり前からそうだった
トランジスタのゲートを十分に小さく薄くすると、量子効果が支配的になり始める
電子がゲートの内外へランダムにトンネルし、本来導通してはいけないときでもトランジスタが導通してしまう
正確な数値は覚えていないが、原子数個ぶんの幅程度のスケールだ
私たちの知る限り、これを避ける方法も特にない
このスケールでは電子は単なる物理的な粒ではないので、ある空間体積から単純に排除することはできない
電子の波動関数は電子の確率雲の中で望まない場所にも現れうるし、それを防ぐには絶縁接合をその確率雲より厚くしなければならない
https://en.wikipedia.org/wiki/Landauer%27s_principle
ただし、個々の原子を計算要素としてたまに使う程度なら、ある程度は現実味がある
その先でクォーク・グルーオン・プラズマをプロセッサとして設計するとしたら？ そんなStar Trekのエピソードは見てみたい
そういう想像はできるが、私たちがそのレベルに到達するには、洞窟で石を打ち鳴らすサルとiPhoneを作ることの間ほどの隔たりがある
この3D構造は歩留まりの面でどのようにスケールするのだろうか？
素朴に考えると、垂直層を追加するほど歩留まりに指数関数的な影響が出そうだが、近い将来に商業的に成立するのか気になる
IBMはこれをどうやって商用化するのだろう？
ファブにライセンスする形なのか？
IBMは何年にもわたって、技術移転、ライセンス契約、サポートなどさまざまな形でこうしたことをやってきた
Rapidus、Samsung、GlobalFoundries、ST、SMIC、AMDなどが、さまざまな時点でさまざまなノードや製品にIBMのR&D成果を使ってきた
最先端の半導体エコシステムは相互に絡み合った巨大な塊のようなもので、IBMはそのかなり深いところにいる
このプロセスで製品を作ろうとしてASMLの装置を買えば、実際に動くようにするための知識や支援についてIBMに金を払うか、収益の一部を渡すか、状況に応じた何らかの取引をすることになるだろう
業界全体が周辺技術を革新できる方がIBMにとっても好都合だ
たとえば複数のプロセス技術企業がよりコスト効率よく作れるようになれば、IBMにも利益がある
つまりライセンスするか、訴訟するかということだ
IBMがこういうすごいチップを作るという話はよく聞くのに、肝心のIBMチップを使っている場所はあまり見かけない
これで何をしているのだろう？
たとえばCostcoの在庫管理システム全体はIBM i、つまりPOWER上で動いている
店内のあちこちで昔ながらのターミナル画面を見ることができる
銀行もzやiを大量に使っている
こうしたシステムはほぼ常にデータセンター内にあるので直接目にすることはないが、UIと実際の記録システムの間に50個くらいのマイクロサービスが挟まっていて目立たないだけで、確実にやり取りしている
その後はその種の機器を扱っていないので、今どうなっているかは分からない
大きな問題が2つある
多くの企業がそう見える
その内容が自分の専門分野の外にあるからといって、自動的にでたらめになるわけではない